是数字电路的根本逻辑单元之一，也是构成各种时序电路的最根本逻辑单元。文中给出了

  在现实生活中，恣意进制的归一使用都非常广泛。触发器是数字电路中的根本逻辑器材，本文给出了用

  JK触发器十二归一计数器的规划办法，该办法也可以扩展到规划完成恣意进制的计数器。

  依据12归l计数器的规划的根本要求，可使用4个JK触发器来完成12归1计数器，其JK触发器的功用表如表1所列，计数状况表如表2所列。

  12归1计数器一般有两种功用，即计数和置1，经过一系列剖析JK触发器的功用表和计数器状况表，可以正常的看到，要完成计数，也有两种办法，即同步计数和异步计数；而要完成置1，相同也有两种办法，即使用JK触发器的端异步置1和直接使用J、K端同步置1。

  异步时序电路是指无一致CP，输入时钟脉冲只作用于最低位触发器，各触发器间串行衔接，即状况更新逐级进行的一种计数器电路。图1所示便是一种异步计数器的电路图。

  所谓同步时序计数器，是指有一致的CP、状况更新与CP同步、并且共用的信号源。剖析12归1的状况表，可以精确的看出：当低位悉数变为1时，高位进位。而将JK触发器的、端置1，即为异步置l，其所规划的同步计数器电路如图2所示。