D 触发器，是时序逻辑电路中必备的一个根本单元，学好 D 触发器，是学好时序逻辑电路的条件，其重要性不亚于加法器，二者一起构成

  触发器（Flip - Flop）：可以存储 1 位二值信号的根本单元统称为 D 触发器，简称 DFF，多个 D 触发器的级联便构成了可以存储多位二值信号的根本电路。时钟信号（Clock），简称 Clk，当体系中有多个 D 触发器需求一起动作时，就可以用同一个 Clk 信号作为同步操控信号。

  电路中的输入端处没有小圆圈表明 Signal 以高电平为有用信号。（如果在 Signal 输入端画有小圆圈，则表明 Signal 以低电平作为有用信号）。

  锁存器（Latch）：一种对脉冲电平灵敏的存储单元电路，可以在特定输入脉冲电平效果下才改动状况；而锁存，便是把信号暂存以保持某种电平状况。

  锁存器的最最大的效果是缓存，使用电平操控数据的输入与输出，它包含不带使能操控的锁存器和带使能操控的锁存器。锁存器的缺陷是易发生毛刺，不稳定，不利于静态时序剖析。

  ） 172.8 ALU 182.9 有限状况机（FSM）的规划 202.9.1 概述 20

  在CPU规划中很常见，正是因为它的使用使得CPU的速度比外部IO部件逻辑快许多。

  电后，与非门的1脚为低电平，故U1A输出端第3脚为高电平，3脚与与非门的12脚相连，故12脚也为高电平。2、

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